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內容導航：1、cmos芯片工藝流程：CMOS制造工藝2、cmos芯片工藝流程，芯片制備--CMOS工藝發展史

1、cmos芯片工藝流程：CMOS制造工藝

集成電路是由一系列的光刻，腐蝕，參雜等步驟制造而成，以數字IC CMOS制造過程為例首先看一下理想的IC制造流程。在一個低參雜的P型硅片表面沉積一層硅氧化層（sio2)。然后在氧化層上均勻的涂上一層，負性光刻膠。通過后一個光掩模模板將紫外線按照一定的圖形照射在光刻膠上。再掩膜板允許紫外線通過的區域光刻膠將變得無法溶解。光刻之后，用一種有機溶劑將曝光區域的光刻膠溶解掉烘干為曝光的光刻膠后，將裸露出來的氧化成腐蝕掉，然后通過擴散或者離子注入在裸露硅區域參入N型雜質，以形成N陷阱。

在經過一些光刻，腐蝕 注入和化學氣相淀積步鄹之后。一個完整的集成電路制造就完成了為了說明氧化成多晶硅和金屬城并不平坦。途中給出了表面的放大示意圖。這個圖紙是近視代表了十幾次找得到的結構時，莖的結構與途中，香差距很大。集成電路的實際潔面表明了很多飛理想因素并不完全數半導體制造者的控制某些特性，盧能反映出P區和嗯噓邊界的參雜輪廓在截面圖中基本看不見，但是這些特征對模擬和混合信號電路的性能有很大的影響。

2、cmos芯片工藝流程，芯片制備--CMOS工藝發展史

目前為止，在集成電路芯片制備技術節點技術日新月異，但無論集成電路制備代工廠如何發展其先進節點技術，其根本原理都離不開CMOS工藝制程技術。

CMOS(Complementary Metal Oxide Semiconductor, 互補金屬氧化物半導體)技術誕生于飛兆（仙童）半導體公司研發實驗室。1963年，C.T.Sah和Frank Wanlass提交了一篇關于CMOS工藝制程技術的論文，首次在半導體業界提出CMOS工藝制程技術。

1974年，美國無線電公司推出RCA1802為標志，業界首次將CMOS工藝制程技術用于制造微處理器芯片。迄今為止，其在業界的應用已有四十多年的歷史。這里將對其發展史做一個簡單的科普性的概括介紹。

雙極型工藝

雙極型工藝是最早應用于實際生產的集成電路工藝制程技術。1951年貝爾實驗室制造出世界上第一個鍺雙極型晶體管，1956年德州儀器（TI）制造出第一個硅雙極型晶體管；1970年，硅平面半導體工藝制程技術發展成熟，雙極型晶體管（bipolar junction transistor, BJT）開始大批量生產。

雙極型晶體管的實物圖、電路原理圖、工藝剖面圖

雙極型工藝具有制造流程簡單、制造成本低、良率高等優點。另外，在制備的電路性能方面，其具有高速度、高跨導、低噪聲、和強電流驅動能力等優勢，通常用于電流放大型電路、功率放大型電路和高速電路等。它是電流控制型的電路器件，一直在高速電路、模擬電路、功率電路等中占主導地位。缺點是集成度低、功耗大，在超大規模集成電路中的應用受到很大限制。20世紀70年代，CMOS工藝集成電路開始在邏輯運算領域逐步取代BJT的統治地位。但在許多模擬器件和大功率器件領域，BJT依然占據重要地位。

PMOS工藝

PMOS（P-Channel Metal Oxide Semiconductor, P型溝道金屬氧化物半導體）工藝出現在20世紀60年代，是最早出現的MOS工藝技術。PMOS器件是制備在n型襯底上的p溝道器件，最早是使用鋁柵控制器形成反型層溝道，溝道連通源極和漏極，使器件開啟而導通。PMOS是電壓控制型器件，依靠空穴作為載流子進行導電工作。空穴的遷移率較低，所以PMOS器件的速度很慢，最小的邏輯門延時也有100納秒。但它的功耗較低，比較適用于邏輯運算集成電路，加之其速度較慢的劣勢，其工藝技術主要應用于手表以及計算器等對計算速度要求較低的領域。

PMOS時鐘集成電路實物圖、PMOS示意圖、PMOS工藝剖面圖

NMOS工藝

NMOS（N-Channel Metal Oxide Semiconductor, N型溝道金屬氧化物半導體）最早出現在20世紀70年代初期。與PMOS器件相同，NMOS器件也是電壓控制型器件，但因為其工作的導電載流子是電子，比空穴具有更高的遷移率（大約是空穴的2.5倍），因而其電流驅動能力是PMOS的2倍多，因而用NMOS工藝技術制造的集成電路性能比PMOS工藝更高。符合業界向高性能集成電路發展的要求，因而，NMOS一經推廣便很快取代了PMOS制程技術。與BJT技術相比，NMOS技術又具有高集成度，制備成本更低等優勢，NMOS技術逐漸在邏輯門電路方面超越BJT技術。此時的集成電路集成度可達上萬個門器件。但正是由于集成度的增加，單個門器件功耗一定的情況下，當器件的集成度從1000門到達10000門時，高集成度的芯片功率從幾百毫瓦達到幾瓦，只能使用昂貴的陶瓷封裝代替便宜的塑料封裝，大大增加了生產成本，限制了NMOS工藝技術在更高集成度的進一步應用。

NOMS邏輯電路圖、NMOS示意圖、NMOS工藝剖面圖

CMOS工藝

1963年，C.T.Sah和Frank Wanlass提交了一篇關于CMOS工藝制程技術的論文，首次在半導體業界提出CMOS工藝制程技術，為CMOS技術的發展奠定了理論基礎。CMOS(Complementary Metal Oxide Semiconductor, 互補金屬氧化物半導體)是把NMOS和PMOS同時制造在一個襯底上組成集成電路。其使用互補對稱電路來對PMOS和NMOS進行互連形成路基電路，其靜態功耗幾乎接近為零。很好的解決了NMOS的功耗問題。

CMOS反相器電路

1966年，美國無線電公司研制出首顆CMOS工藝門陣列（50門）集成電路芯片。但當時技術限制下，其集成度并不高，速度也比較慢，而且容易引起閂鎖效應燒毀電路，因而早期的CMOS工藝技術受到半導體業界的冷落。

20世紀70年代LOCOS隔離技術的發明、離子注入技術對離子擴散技術的取代，先進光刻技術的不斷發展，大大改善了CMOS工藝制程技術。此時的技術節點已進入亞微米階段。

20世紀90年代，STI、Salicide（金屬硅化物）等技術手段應用于CMOS工藝技術，CMOS工藝制程不斷更新，特征尺寸不斷縮小，CMOS工藝集成電路工作速度不斷提高，高集成度、強抗干擾性、高速度、低功耗、寬的電壓控制范圍使其逐漸成為集成電路芯片制備的主流技術。

基于LOCOS技術的CMOS工藝剖面圖、基于STI和金屬硅化物的CMOS工藝剖面圖

進入21世紀，CMOS工藝制程技術飛速發展，應變硅技術、HKMG（High-k Metal Gate, 高k金屬柵技術）的出現使得平面CMOS的特征尺寸縮減至深亞微米（幾十納米）。這一時期CMOS技術的發展深刻印證了摩爾定律的準確性。

摩爾定律與平面CMOS工藝技術節點發展

平面CMOS到三維CMOS

當集成電路芯片制造產業的特征尺寸縮小到22nm時，使用傳統的CMOS平面微納加工工藝技術，已經不能完全解決由于其溝道尺寸的縮小而帶來的器件性能劣化的問題。在平面器件中，隨著特征尺寸的進一步減小，對于極薄的柵極氧化層，雖然可以通過柵極電壓對溝道進行控制，但這將導致漏電流的增加，最終導致載流子遷移率（μ）降低，體平面技術無法使CMOS晶體管的性能做出顯著的改進。1999年，胡正明教授及其團隊提出了Fin-FET （鰭式場效應晶體管），基于Fin-FET結構的CMOS晶體管，2011年Intel公司在其22nm工藝技術節點上首次推出其商品化的Fin-FET產品Ivy-Bridge。這一晶體管結構的使用大大增加了晶體管的柵控能力，也使得基于此晶體管制備的芯片功耗顯著降低。也正是Fin-FET的引入，tsmc(臺灣積體電路制造股份有限公司，簡稱臺積電)崛起，在14nm之后的Fin-FET技術節點發展下（14nm、7nm、5nm），Intel的霸主地位被撼動，tsmc自此成為晶圓代工技術的引領者。

平面晶體管到三維晶體管（Fin-FET結構）

目前集成電路芯片工藝發展到5nm節點，Fin-FET晶體管結構似乎也將要到達其物理極限。上個月在日本舉行的“三星晶圓代工論壇”會議上，Samsung公布了其新一代芯片制造工藝的進展。Samsung表示，盡管在7nm和5nm的工藝節點上，其工藝進度都落后于tsmc，但其表示在明年就將完成3nm工藝的研發。在3nm的工藝節點上，Sumsung通過引入Si納米線結構，將從目前主流的FinFET晶體管結構轉向最新的GAA（Gate-All-Around）環繞柵極晶體管結構，其將第一代GAA晶體管稱之為3GAE工藝。可以說三星能否打一場翻身仗的關鍵就在于這一世代工藝能否趕超臺積電。而據網絡報道，臺積電3nm也已經提前啟動，在男科30公頃的用地渴望年底完成交地，擺明了就是沖著著三星而開展的戰略計劃。臺積電和三星的這場先進工藝代工爭奪戰在所難免，讓我們拭目以待吧。

平面晶體管到Fin-FET到GAA FET

參考文獻

[1] 集成電路制造工藝與工程應用。溫德通 著

[2] 納米集成電路制造工藝（第2版）。張汝京 著

[3] IEDM、VLSI 論文集

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